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    电源完整性（PI）对于当今高速输入/输出（I/O）系统至关重要。随着工艺节点的缩小，金属布线的尺寸也随之减小，导致单位长度的电阻增加。相同芯片面积下，28nm节点与7nm节点的电阻值相差约十倍。在片上电源分配网络（图1）中，电源电压噪声通过片上电源地网络的电阻产生，该电阻通常高于封装或PCB的供电网络电阻。由于薄金属层，芯片上的金属布线具有电阻性，导致片上电源地网络的高阻性电压降。

    当晶体管的供电电压下降时，晶体管速度变慢，从而影响电路时序并可能导致功能故障。另一个与电压降相关的问题是电迁移。当大电流流经微小金属路径时，分子随时间发生位移，导致特定位置金属路径的尺寸进一步减小，从而增加电阻。

图1：片内中的电源供应网络

    仿真工具行业有用于分析片上电压降的软件。这些工具的典型应用场景是数字电路为主的大型芯片。混合信号设计通常包含高速I/O，其特性与数字设计截然不同，这使得片上电源分析更为复杂。评估混合信号设计中的器件或模块电流需要在电路仿真器中进行混合信号仿真，这与数字模块的单元电流评估方法不同。

    模块电流的估计值是设计在最坏情况活动下的时间平均电流。PI工具用于根据工具设计的某些假设（如器件尺寸）将总模块电流分配到电路模块内的器件中。PI工具不会区分数字模块和模拟电路等不同拓扑结构，尽管特定器件的电流可能因其所在电路的不同而变化。

    电源分配网络（PDN）是一种网状结构，可建模为分布式电阻、电感和电容（RLC）网络（图2）。图2中，每个模块或晶体管表示为电流接收端，由于空间位置不同，其看到的PDN电阻和电容也不同。在IR压降分析中，不考虑电感和电容（LC），仅分析电阻网络。理想电压源连接到芯片的BGA焊球或凸点，平均电流分配到所有模块。片上电源网格的IR压降分布图可揭示PDN设计中的问题。

图2：电源分配网络的分布式RLC模型

    对于包含数百万晶体管的芯片，全芯片PDN仿真通常不切实际。PI分析采用两步法：第一步是对芯片每个模块进行瞬态电路级仿真以提取电流。此电流为时变电流信号，需平均化后再连接到全芯片PDN网络。图3总结了IR仿真设置。

图3：IR仿真设置

    BPA（模块电源分配）的核心是为芯片的模块分配功耗或平均电流。仿真工具根据特定标准或假设（因工具供应商而异）将这些电流分配到模块内的器件中。大型混合信号设计采用分层全定制设计技术（图4），包含数字、模拟电路块和多级层次结构。这是一个简化的三级层次结构表示。

图4：芯片中的简化分层块

    分层建模为全芯片级分析创建了模块的抽象视图。分层建模的需求包括：顶层设计无法通过快速SPICE仿真器进行电流捕获、仅有子模块级向量和SPICE仿真可用，或需分析子模块后将其数据用于顶层分析。

    为提高大型模块内电流分配的精度，需使用更深层次的层级划分，即主模块内包含更多子模块，子模块内再细分更多子模块，从而在全芯片PDN上实现精确的IR压降。

    在BPA方法中，根据芯片设计者的输入将全芯片划分为关键模块和非关键模块。确定关键模块后，可从电路仿真中提取每个晶体管的精确电流信息。对于非关键模块，无需每个晶体管的电流信息，只需更高层级模块的电流信息。

    尽管技术上可行，但不建议对关键模块进行晶体管级电路仿真以提取电流信息。即使目标关键模块相对全芯片较小，这也能避免电路仿真的负担。为减轻电路仿真负担，需尝试迭代式BPA，即在更深层次分配电流，但无需细分到晶体管级。需通过迭代确定层级深度，直到全芯片IR压降的迭代间差异可忽略。这既能保证精度，又能减少仿真时间，因为仅需对少数模块进行深层划分即可获得全芯片级的准确结果。

    为验证BPA的IR压降精度，使用商用EDA工具对测试芯片进行仿真。仿真了从顶层开始的四级和十级层次结构的IR压降。选择四级层次结构是为了提供合理的深度，而非仅顶层。选择十级层次结构是因为进一步细分至晶体管级时IR压降无明显差异。测试芯片凸点处施加150mA电流进行仿真。

图5展示了四级层次结构BPA的IR压降分布图，电压降为16.5mV。图6展示了十级层次结构BPA的IR压降分布图，电压降为10.3mV。尽管凸点处分配了相同电流，四级层次结构的IR压降比十级高60%，这是由于层级深度不足导致的精度损失。

图5：四级层次结构IR压降16.5mV

图6：十级层次结构IR压降10.3mV

    此外，图5和图6的IR压降分布图差异显著，因此布局设计师对PDN优化的位置选择也不同。若基于图5进行进一步布局优化，可能误导设计方向。图6则支持从全芯片层面进行局部电源地网格布线优化，而不仅是电路仿真中模块级的电源网格优化。

    上述从凸点层到晶体管引脚的全芯片视角，精确估计了关键模块的IR压降。该方法避免了对非关键模块电源网络的过度设计，消除了PI工具在IR分析中的假设，同时减少了全芯片仿真时间。该方法支持从全芯片层面对每个模块进行局部电源地网格优化，而不仅是电路仿真中的模块级优化。

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