1、
静电介绍
静电是两种介电系数不同的物质摩擦时，正负极性的电荷分别积累在两个物体上而形成。当两个物体接触时，其中一个趋从于另一个吸引电子，因而二者会形成不同的充 电电位。半导体集成电路从生产制造到电子产品中应用的各个环节中都会存在 ESD干扰的风险，集成电路在生产制造环节中的抗静电能力等级与良率相关，集成电路芯片应用在电子产品中之后的整体的抗静电能力等级影响到产品的可靠性和用户体验。对于集成电路生命周期中的不同环节都有不同的 ESD 静电抗扰度的测试方法和评判标准，测试标准中提供的 ESD 等级为集成电路在生命周期中的可靠性提供了量化和风 险评估的参考标准。
2、芯片级ESD测试
2.1.简介
芯片级ESD测试旨在为芯片制造、封装、运输及焊接等过程中芯片所表现的抗ESD能力提供统一的测试评判标准，根据静电的产生方式以及对电路损伤模式的不同，芯片级ESD主要分为三种模模型)、CDM(Charged Device Model，充电器件模型:HBM1(Human Body Model，人亿型)和MM(Machine Model，机器模型)，通常情况下，业界主要使用HBM和CDM模型来对出厂前的芯片进行测试。
2.2人体模型(HBM)
HBM模型模拟人体因摩擦或其他原因附上一定量的静电荷，当人体与 IC 芯片的引脚发生接触时,静电荷由人体经 IC 引脚流入地的过程。国际广泛使用的标准是JEDEC JS-001和AEC-Q100-002。在以上标准中，带电人体由 100pF 电容器和 1500Q放电电阻进行建模，如图2.1所示。
ESD 现象的发生具有偶然性，导致集成电路芯片上的任意两个引脚之间均可能发生 HBM 现由于象，所以评估芯片的抗 ESD 能力需要对任意两个引脚之间的所有组合进行测试。芯片的 HBM 测试通常对各 10、VDD、VSS 引脚(在隔离类芯片中，1/0对应原/副边输入、输出和使能引脚，VDD对应原/副边供电引脚，VSS对应原/副边GND引脚)采用如下组合进行:
(1)IO引脚对VDD和VSS放电测试
(a)PS 模式:VSS 为参考地，在 I/0 引脚上施加正向 ESD 脉冲，其余引脚浮空:
(b)NS 模式:VSS 为参考地，在 I/0引脚上施加负向 ESD 脉冲，其余引脚浮空:
(c)PD 模式:VDD 为参考地，在I/0 引脚上施加正向 ESD 脉冲，其余引脚浮空;
(d)ND 模式:VDD 为参考地，在I/0 引脚上施加负向 ESD 脉冲，其余引脚浮空。
其中：P表示正向，N表示负向，D表示电源，S表示VCC.
ESD 电压下施加3次，每次的时间间隔为一秒钟，随在每一测试组合下，芯片测试引脚在同一后再判断该测试脚是否已被 ESD 所损坏，通常是通过测量被测引脚的 IVurve 并与标准的 IVcurve 进行对比，若出现超过30%的偏移则判定为失效。若芯片未失效则继续调升 ESD电压，重复以上测试步骤。HBM测试电压的调整等级如下表所示，使芯片失效的ESD测试电压称为静电放电故障临界电压。
2.3.机器模型(MM)
机器模型也称为0-Ω模型，用来模拟导体带静电后对器件产生的作用。国际广泛使用的标准是JESD22-A115-A、AEC-0100-003和IEC 61340-3-2S等。IC制造主要通过控制机械手来完成，当机械手中的静电荷接触到IC管脚并与地形成电流通路时，就会发生瞬间ESD现象。由于自动化金属机械具有较小的Ron 和较大的寄生电容，在形成ESD过程中产生的静电脉冲响应时间更短，MM与HBM的主要区别是取消了1500的电阻，并把电容值增至200pF，如图2.5所示。
根据ESD应力大小划分为不同的MM静电防护等级，如表2-2所示:
MM与HBM有着相同的故障机制，然而，MM测试具有更大的可变性，其对测试仪器中的寄生效应更为敏感，试验可重复性更低;同时，MM在验证金属对金属的ESD方面也不如CDM表现稳定。因此，随着IC制造厂对机械手静电释放管控越来越规范，针对MM模型的设计要求也逐渐弱化，业界普遍以HBM和CDM测试来表征IC的芯片级ESD能力。
2.3.充电器件模型(CDM)
CDM 用于模拟IC充电/放电所引起的 ESD 事件，它是指芯片内部积累的静电发生泄放导致的ESD现象，与HBM的静电发生原理有较大区别。国际广泛使用的标准是JEDECJS-002和AEC-Q100-011CDM 的等效电路如下图所示，虚线框内为被测芯片(DUT)等效寄生电路，Rc为测试限流电阻，由于芯片内寄生电阻、电感和电容变化较大，且对芯片种类和环境因素敏感，通常不进行参数量化。
CDM 测试的每一个引脚都需要进行至少一次的正负极放电测试，测试前将芯片的 VSS 引脚连接电源对其进行充电，充电电压的极性同样包含正电压和负电压。限流电阻 R(>10MR)用干避免充电电压过高而直接对 I℃ 芯片造成损坏。充电完成后断开充电电源，再让 I℃ 的其他引脚(包括 I/0 及VDD)分别接地放电进行CDM 测试，同时保持其他未放电引脚浮空。
CDM测试的失效判定方法与HBM相同，应从最低电压等级开始测试，在完成一个电压等级的测试后调升电压，CDM测试电压的调整等级如下表所示。
3.系统级ESD测试
包括HBM和CDM在内的芯片级ESD测试能,在最大限度上减少芯片在制造、封装、运输及焊接过芯片在终端用户的使用场景。系统级ESD测试专注于程中发生的ESD事件，但并不能准确地模为遵循的标准是IEC 61000-4-2。值得注意的是，IEC模拟真实应用场景下的ESD冲击，国际上广标准，被测物体是已经设计完成的完整产品，由PCB61000-4-2是应用于系统抗扰度测试的通用板、各类芯片以及其他功能组件构成，通过PCB走线实现各类芯片之间的互联，并由ESD放电路径中的所有芯片共同承受ESD冲击。因此，使用IEC61000-4-2对单个芯片进行测试不能等效表征芯片在系统中的真实抗ESD能力。
IEC61000-4-2中规定的ESD放电电路如下所示，使用150pF电容器模拟系统所处的静电环境，通过330Ω电阻向DUT放电。
IEC61000-4-2 规定了接触放电和空气放电两种测试模式，分别对应接触等级和空气间隙等级。在某一测试模式下，均需对DUT进行正负极性至少10次的测试，每两次施加放电间的间隔为1秒。测试时应从较低电压等级开始测试，在完成一个电压等级的测试后调升电压，其测试电压调整等级如下表所示。
4.芯片级ESD与系统级ESD差异
芯片级ESD测试和系统级ESD测试共同体现了芯片在整个生命周期中的抗ESD性能，但这两种参数的测试对象不同，对应的测试标准也不同芯片级ESD测试以独立芯片作为DUT，用于评估芯片本身的抗ESD能力。而系统级ESD则是以完整产品作为DUT，用于评估整套产品对外界ESD的抗干扰能力。因此，芯片内部集成的ESD保护电路存在不足以承受同等级的系统级ESD直接冲击的可能，这也是使用系统级ESD对芯片直接行测试更容易失效的原因。在测试方法上，芯片级ESD是在固定夹具上测试，芯片处于不上电状态。而系统级ESD的测试则是将芯片焊接在PCB上，测试过程中芯片可能处于上电状态，测试引脚组合也会因系统电路连接差异而不同。此外，标准规定的HBM测试要求正负极性各3次的脉冲电压测试，而IEC电流测试，电荷的持续累积也会加速芯片损伤。61000-4-2要求至少正负极性各10次的脉冲级ESD相比较，脉冲电压范围、脉冲上升时间、脉冲在放电脉冲波形参数上，芯片级ESD和系统表所示:电压冲击次数等参数均有明显的差异，如下表所示：
在放电脉冲波形上可以更加直观地看到两种测试模式的差异，如下图所示。
可以看出，一方面，基于IEC61000-4-2标准的ESD能量远高于HBM和CDM，以8kV接触放电为例，系统级ESD脉冲电流峰值为30A，而HM为1.3A，CDM为5A，系统级ESD相比于芯片级ESD对芯片内部的保护器件增加了6倍的电力需求。另一方面，系统级ESD脉冲上升时间在要25ns，系统级ESD对芯片内部保护电路的响应时间0.7ns~1ns之间，而HBM的脉冲时间一般BM模型设计的保护电路无法及时响应，从而使芯片功提出了更加严格的要求，这就使得主要以H能电路直接被损坏。
5.系统级ESD测试原理
系统级ESD的测试，其实就是GB/T 17626.2-2006/1EC 61000-4-2里面的内容。
5.1试验发生器
试验发生器的主要部分包括:
———充电电阻Rd;
———储能电容器Cs;
———分布电容Cd;
———放电电阻Rd;
———电压指示器;
———放电开关;
———充电开关;
———可更换的放电电极头(见图3);
———放电回路电缆;
———电源装置。
注：
1:图中Cd，是存在于发生器和周围之间的分布电容注
2:Cd十Cs:的典型值为 150 pF。
3:Rd 的典型值为 330 Ω。
4:Rc的典型型为50-100MR (IEC 61000-4-2)
5.2试验布置说明
各模块说明
1）实验台：模拟真实使用场景，实验台高度固定为0.8m±0.8cm（非导电木制结构），模拟办公桌、操作台等日常环境，确保测试场景与实际用户场景一致。
2）绝缘垫：厚0.5mm，隔离受试设备（EUT）与水平耦合板，防止直接导电干扰。
不要这个垫子行不行？
2）水平耦合板：1.6m×0.8m，模拟EUT下方金属物体（如机箱、支架），通过容性耦合向EUT注入干扰。
3）垂直耦合板：0.5m×0.5m，模拟EUT侧面金属物体（如文件柜），生成垂直极化电磁场
4）两个470R电阻：
●电荷泄放控制：通过双470kΩ电阻电缆接地（总阻值940kΩ），模拟人体对地电阻（1MΩ），使电荷缓慢泄放（时间常数≈140ms）
●能量耦合机制：对耦合板放电时，产生强瞬变电场（dV/dt）与磁场（dI/dt），通过空间耦合干扰EUT内部电路（如复位信号、电源反馈环路）。
5.3放电测试
5.3.1直接对EUT放电
1、静电放电只施加在正常使用时人员可接触到的受试设备上的点和面。
EUT放电分为空气放电和接触放电。
●如果是金属的，则采用接触放电，接触放电采用尖头放电端。
●如果绝缘的，则用采空气放电。空气放电采用圆头放电端。
以下是例外的情况(亦即,放电不施加在下述点)：
1）在维修时才接触得到的点和表面。这种青况下，特定的静电放电简化方法应在相关文件中注明。
2）最终用户保养时接触到的点和表面。这些极少接触到的点,如换电池时接触到的电池触点、录音电话中的磁带等。
3）设备安装固定后或按使用说明使用后不再能接触到的点和面,例如底部和/或设备的靠墙面或安装端子后的地方。
4）外壳为金属的同轴连接器和多芯连接器可接触到的点。该情况下，仅对连接器的外壳施加接触放电。
非导电(例如塑料)连接器内可接触到的点,应只进行空气放电试验。静电放电发生器的圆形电极头。通常,应考虑以下六种情况(见表 4)。
表4静电放电施加在连接器上的情况
2、放电次数：
试验应以单次放电的方式进行。在预选点上,至少施加十次单次放电(最敏感的极性)。
注1:最小放电次数取决于受试设备,有同步回路的设备需要更多的放电次数。
实际测试，需要正负极都打，至少十次，根据需求增加次数
连续单次放电之间的时间间隔建议为1s,但为了确定系统是否会发生故障,可能需要较长的时间 间隔。
3、放电电压：
根据产品所对应的标准，选择放电电压。
3、放电点的选择
在静电放电（ESD）测试中，以20次/秒（20 pps）的速率扫描放电点是预选敏感区域的核心步骤，其目的是快速定位受试设备（EUT）的潜在薄弱点，为后续正式测试（1次/秒）提供目标区域。
20次/秒扫描的核心目的
1）高效定位敏感点
通过高速放电覆盖设备表面，快速暴露可能因静电干扰导致故障的区域（如屏幕闪烁、通信中断、复位等）。
2）减少正式测试时间
避免在非敏感区域浪费测试资源，聚焦高风险位置
4、放电等级
注意事项：
静电放电发生器应尽可能保持与实施放电的表面垂直。
1）当实施放电的时候,发生器的放电回路电缆与受试设备的距离至少应保持0.2m,并且操作者不能手持放电回路电缆。
2）在接触放电的情况下,放电电极的顶端应在操作放电开关之前接触受试设备。
3）对于表面涂漆的情况,如设备制造厂家未说明涂膜为绝缘层,则发生器的电极头应穿入漆膜,以便与导电层接触。如厂家指明涂漆是绝缘层,则应只进行空气放电。这类表面不应进行接触放电试验。
5.3.2 间接对EUT放电
水平耦合板（HCP）和垂直耦合板（VCP）是静电放电（ESD）测试中的核心工具，用于模拟设备在真实环境中因静电间接耦合引发的故障。
1、水平耦合板间接放电
模拟设备放置于金属桌面、机柜等水平导电平面的场景（如办公桌金属支架、设备底座）
1）放电点定位
位置：距EUT每单元中心点正前方0.1m处的HCP边缘 。
方向：放电枪长轴平行于HCP平面，枪头垂直对准边缘
2）放电操作
接触放电模式：枪头紧贴HCP边缘（避免空气间隙）。
放电次数：每点至少10次单次放电（正/负极性各半）。
扫描范围：沿HCP边缘每0.3m设置一个放电点，覆盖EUT所有侧面
2、垂直耦合板间接放电
模拟设备靠近金属墙壁、机柜侧板等垂直导体的场景。
1）放电点定位
位置：VCP垂直边中心点 。
方向：放电枪垂直于VCP平面，枪头对准中心。
2）放电操作
接触放电模式：枪头直接接触VCP中心点 。
放电次数：每面至少10次单次放电（最敏感极性优先）。
四面覆盖：调整VCP位置，确保EUT前后左右四面均被测试 。
5.4 ESD桌面为什么要放置水平耦合板
我们平时看到的ESD桌面，都会放置水平耦合板，再铺0.5mm的绝缘衬垫，水平耦合板会接2个470k ohm的衰减电阻。
我想问的是，水平耦合板一般是产品要求进行间接放电是才会用到。而我们一般对EUT进行放电的时候，水平耦合板基本上不会与EUT直接相连。那进行ESD测试时，是否可以移除水平耦合板？
网友答：
原因：
电荷扩散的定向引导
当对EUT直接接触放电时，静电荷会通过设备外壳向内部电路扩散。若EUT直接置于绝缘桌面（无HCP），电荷扩散路径随机且分散，难以暴露设计缺陷。而HCP作为金属导体，通过电容耦合效应形成低阻抗路径。
5.5放电电流回流路径
大家一起思考。。。
本文整理于网络和国标IEC-61000-4-2
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