前情提要：5nm FinFET Process Flow（四）
蔚蓝的天空凉风习习。戴草帽的少年脚步轻快地行走在田野间，转眼来到开花镇，与其他小学生一起走进铁青色的大门，来到红砖砌的教室。
这是秋收假之后开学第一天。李小勺摘下草帽，露出黝黑的面庞。
“李小勺！”何田头也不抬，奋笔疾书，“《微分几何》的作业快给我看看！”
李小勺拿出作业，摊在桌子上。何田惊呼：“最后一道证明题你都写出来了！”瞬间桌子边围了一圈小脑袋，凑过来看解题思路。
李小勺说：“我早上把题目背下来，然后收玉米的时候一直想一直想，就想出来了。”
何田说：“我叔叔带我去城里玩的路上我也想了，不过想着想着就忘了。”
他匆匆忙忙写完，拿出一个笔记本，抽出夹在里面的《统计热力学》卷子，把笔记本递给李小勺：“我也没有只顾着玩，我到书店抄了一些 5nm 工艺流程。”
他们已经做完 Fin Loop，所以笔记从 Poly Loop 开始。首先映入眼帘的是多晶硅平坦化的步骤，这一步决定了栅极高度的均一性。
1. Clean
再向后翻，是流行金曲的歌词。
李小勺翻回来，说：“流程跟我想的差不多。关键的还是 recipe。比如 poly etch，刻蚀出 poly 的形状直接关系到最终栅极的电性和良率。”
“没错！工艺决定结构，结构决定性能。”胡家辰路过他们的座位，打招呼说道，“哟，李小勺，你晒黑了。我给你们带了颗奶糖。”
然后他俯下身子悄悄说：“霜降后的那节课，我们在 M0 汇合。”
何田和李小勺郑重地点点头。
上课铃响了，周老师走进教室：“大家把《统计热力学》卷子拿出来。何田——你来回答第一题，配分函数这道。”
何田说：“127。”
李小勺提醒道：“是 kT……”
虽然规划好了工艺流程，但实际操作还是要费一番功夫。
李小勺和何田花了大半天时间才解决 poly etch 的 footing 问题。
“何田不是抄来了 flow 和 recipe 吗？”胡家辰跟他们凑在一起吃午饭时问道，“不能直接用吗？”
何田嫌弃地说：“那几个 recipe 但凡有点用，也不至于一点用都没有。”
李小勺说：“Recipe 本来就不能照搬。设备状态，环境温湿度，前层结构和性质……这些因素都会影响工艺的结果。只有理解每个参数和机理，才能调出最合适的 recipe。”
胡家辰点头：“言之有理。你们现在到哪一步了？”
何田说：“上周和上上周搞定了 poly loop。今天做的 LDD implant 和 low-k spacer。下午要开始 Epitaxy。”
胡家辰说：“那你们还挺厉害的，中午了还敢开新 Loop。这里的 Q-time 一段紧接着一段，不知道要干到几点了。”
何田握紧拳头：“亦余心之所善兮，虽通宵其犹未悔！”
李小勺说：“我算了一下还好，只要不停电就行。”
胡家辰和何田不约而同地跳起来：“呸呸呸呸呸呸！”
夹杂着木叶的秋风带来萧瑟和凉意。农场边的作坊里仍然如火如荼。
每个人紧锣密鼓地推进着自己的工艺流程。机台散热孔的热风吹动何田的发梢。
“好慢啊！”他抱怨道，“怎么还没长好？”
李小勺说：“从 SiCoNi 的 Pre-Clean 开始，你已经说三遍了。外延生长要保证晶格，肯定会慢一些的。”
李小勺盯着自制的进度条：“好了，最里面的 SiGe 长好了，过来帮我调一下Ge 浓度。”
何田转动几个阀门，然后是更漫长的等待。
第三次调完 Ge 浓度，随着不同晶面生长速度的差异，逐渐显现出菱形的源漏。两根相邻 Fin 重叠合并形成一个晶体管。
✔ 清洗
✔ 原子层沉积氧化硅
✔ 原子层沉积氮化硅
何田和李小勺为了节约 Q-time，把整批晶圆拆成若干子批，像一条顺畅的流水线。
梁仲宁走到每个人的工作台前巡查，在李小勺拍的 TEM 照片上画了个圈：“SRAM Fin 间隔更大，SiGe 形貌与逻辑区不同，要仔细检查。”
“是！”李小勺和何田异口同声地回答。他们想起来两个月前返工的恐怖经历。
天黑得越来越早。外延生长 SiP 的时候，李小勺在树梢边看到了长庚星。
胡家辰放学前找他们告别，压低声音说：“为了保证拿第一，我准备搞一票大的。”
在同学们陆续放学的时候，李小勺和何田还在等待 NMOS 外延生长 SiP。
Samsung 5nm：区别更明显的N/P Epi
胡家辰找他们告别，压低声音说：“为了保证拿第一，我准备搞一票大的。”
何田盯着倒计时的秒表：“哦。”
“你们一定特别感兴趣吧，我来讲一下……”
何田从牙缝里挤出一句话：“不要打扰我们。”
李小勺问：“你要做 eNVM？”
何田大声说：“都别说话！3——2——1……停止反应，准备清洗！”
李小勺耸耸肩，跑去提水桶。胡家辰只好悻悻地离开了。
直到他们仔细调准了氮气的流速，开始沉积 CESL 氮化硅，两人提着的心终于放下，背靠背瘫坐在地上。
CESL: contact etch stop layer
何田说：“这一步的 Q-time 足够长，可以回家了吧。”
李小勺说：“可以了。”
他想了想，又补充道：“我们今天赶时间，只切了源漏区的 TEM，检查外延生长的形貌。下次来的时候要补一张沿栅极方向的 TEM，看 NP 交界处的薄膜厚度。由于有 overlay 偏差，反复刻蚀和生长的地方情况复杂，要看清高度差。”
N-P boundary 示意图
何田说：“没事的，反正都会被 ILD CMP 磨平。”
李小勺说：“我们暂时还不能确定 ILD 要几道CMP。ILD Loop 受前后工艺影响最大，可能很简单，也可能很复杂。我们不用做 poly gate cut，所以可以直接用 1:1 去除氧化硅和氮化硅的 CMP 研磨到 poly gate 就结束。但最重要的是控制栅极高度。”
他顿了一下，继续说：“我们控制 poly 的高度一致，但在后面的 DGO 工艺中，ILD 氧化硅也会被刻蚀掉。不均匀的刻蚀量造成栅极高度的工艺偏差，也就是 Loading Effect。”
From ILD to Metal Gate
何田说：“我想起来了。我抄工艺流程的时候，见有人用 Buried SiN 方法，有人用 Poly Etch-Back 方法。那我们怎么办？”
Buried SiN Scheme for Gate Height Control
李小勺说：“我们先试一下能不能调出一个最好的 DGO 刻蚀 Recipe。”
“Who controls recipes, controls the flow.”
何田想起，并开始理解这句话。
（未完待续）
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